`timescale 1ns / 1ps module tb_order_token_bucket_throttle; reg clk; reg rst; reg [4:0] bucket_capacity; reg [8:0] refill_period; reg order_req; wire accept; wire reject; integer errors = 0; integer tests_run = 0; integer cycle_count = 0; order_token_bucket_throttle uut ( .clk(clk), .rst(rst), .bucket_capacity(bucket_capacity), .refill_period(refill_period), .order_req(order_req), .accept(accept), .reject(reject) ); initial begin clk = 1'b0; forever #5 clk = ~clk; end task step_cycle; input [255:0] tag; input next_rst; input [4:0] next_bucket_capacity; input [8:0] next_refill_period; input next_order_req; input expected_accept; input expected_reject; begin @(negedge clk); rst = next_rst; bucket_capacity = next_bucket_capacity; refill_period = next_refill_period; order_req = next_order_req; #1; cycle_count = cycle_count + 1; tests_run = tests_run + 1; if (accept !== expected_accept) begin $display("ERROR [cycle %0d][%0s]: accept mismatch. expected=%b got=%b rst=%b capacity=%0d period=%0d order_req=%b", cycle_count, tag, expected_accept, accept, next_rst, next_bucket_capacity, next_refill_period, next_order_req); errors = errors + 1; end if (reject !== expected_reject) begin $display("ERROR [cycle %0d][%0s]: reject mismatch. expected=%b got=%b rst=%b capacity=%0d period=%0d order_req=%b", cycle_count, tag, expected_reject, reject, next_rst, next_bucket_capacity, next_refill_period, next_order_req); errors = errors + 1; end if ((accept === 1'b1) && (reject === 1'b1)) begin $display("ERROR [cycle %0d][%0s]: accept and reject are both high", cycle_count, tag); errors = errors + 1; end if (!next_order_req && ((accept !== 1'b0) || (reject !== 1'b0))) begin $display("ERROR [cycle %0d][%0s]: outputs must both be zero when order_req=0", cycle_count, tag); errors = errors + 1; end @(posedge clk); #1; end endtask initial begin rst = 1'b1; bucket_capacity = 5'd4; refill_period = 9'd3; order_req = 1'b0; $display("================================================="); $display(" Single-Bucket Order Token Throttle Testbench"); $display("================================================="); // Prime the DUT with a reset edge before checks begin. @(posedge clk); #1; // Generated offline by generate_golden.py and hardcoded here. step_cycle("rst_boot_0", 1'b1, 5'd4, 9'd3, 1'b0, 1'b0, 1'b0); step_cycle("rst_boot_1", 1'b1, 5'd4, 9'd3, 1'b1, 1'b0, 1'b0); step_cycle("post_rst_idle", 1'b0, 5'd4, 9'd3, 1'b0, 1'b0, 1'b0); step_cycle("drain_0", 1'b0, 5'd4, 9'd3, 1'b1, 1'b1, 1'b0); step_cycle("drain_1", 1'b0, 5'd4, 9'd3, 1'b1, 1'b1, 1'b0); step_cycle("drain_2", 1'b0, 5'd4, 9'd3, 1'b1, 1'b1, 1'b0); step_cycle("refill_then_take", 1'b0, 5'd4, 9'd3, 1'b1, 1'b1, 1'b0); step_cycle("drain_last", 1'b0, 5'd4, 9'd3, 1'b1, 1'b1, 1'b0); step_cycle("same_empty_refill_accept", 1'b0, 5'd4, 9'd3, 1'b1, 1'b1, 1'b0); step_cycle("empty_reject_after_refill", 1'b0, 5'd4, 9'd3, 1'b1, 1'b0, 1'b1); step_cycle("idle_refill", 1'b0, 5'd4, 9'd3, 1'b0, 1'b0, 1'b0); step_cycle("consume_after_idle", 1'b0, 5'd4, 9'd3, 1'b1, 1'b1, 1'b0); step_cycle("idle_to_full_0", 1'b0, 5'd4, 9'd3, 1'b0, 1'b0, 1'b0); step_cycle("idle_to_full_1", 1'b0, 5'd4, 9'd3, 1'b0, 1'b0, 1'b0); step_cycle("idle_to_full_2", 1'b0, 5'd4, 9'd3, 1'b0, 1'b0, 1'b0); step_cycle("idle_to_full_3", 1'b0, 5'd4, 9'd3, 1'b0, 1'b0, 1'b0); step_cycle("idle_to_full_4", 1'b0, 5'd4, 9'd3, 1'b0, 1'b0, 1'b0); step_cycle("cap_refill_and_req", 1'b0, 5'd4, 9'd3, 1'b1, 1'b1, 1'b0); step_cycle("rst_midstream", 1'b1, 5'd4, 9'd3, 1'b1, 1'b0, 1'b0); step_cycle("post_midrst_req", 1'b0, 5'd4, 9'd3, 1'b1, 1'b1, 1'b0); step_cycle("minp_rst", 1'b1, 5'd1, 9'd1, 1'b0, 1'b0, 1'b0); step_cycle("minp_req_0", 1'b0, 5'd1, 9'd1, 1'b1, 1'b1, 1'b0); step_cycle("minp_req_1", 1'b0, 5'd1, 9'd1, 1'b1, 1'b1, 1'b0); step_cycle("minp_idle", 1'b0, 5'd1, 9'd1, 1'b0, 1'b0, 1'b0); step_cycle("minp_req_2", 1'b0, 5'd1, 9'd1, 1'b1, 1'b1, 1'b0); step_cycle("minp_req_3", 1'b0, 5'd1, 9'd1, 1'b1, 1'b1, 1'b0); step_cycle("same_partial_rst", 1'b1, 5'd3, 9'd4, 1'b0, 1'b0, 1'b0); step_cycle("same_partial_take0", 1'b0, 5'd3, 9'd4, 1'b1, 1'b1, 1'b0); step_cycle("same_partial_take1", 1'b0, 5'd3, 9'd4, 1'b1, 1'b1, 1'b0); step_cycle("same_partial_idle0", 1'b0, 5'd3, 9'd4, 1'b0, 1'b0, 1'b0); step_cycle("same_partial_refillreq", 1'b0, 5'd3, 9'd4, 1'b1, 1'b1, 1'b0); step_cycle("same_partial_follow", 1'b0, 5'd3, 9'd4, 1'b1, 1'b1, 1'b0); step_cycle("maxp_rst", 1'b1, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_req_0", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_1", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_2", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_3", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_4", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_5", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_6", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_7", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_8", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_9", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_10", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_11", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_12", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_13", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_14", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_15", 1'b0, 5'd16, 9'd256, 1'b1, 1'b1, 1'b0); step_cycle("maxp_req_16_reject", 1'b0, 5'd16, 9'd256, 1'b1, 1'b0, 1'b1); step_cycle("maxp_idle_000", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_001", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_002", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_003", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_004", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_005", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_006", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_007", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_008", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_009", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_010", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_011", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_012", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_013", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_014", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_015", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_016", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_017", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_018", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_019", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_020", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_021", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_022", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_023", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_024", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_025", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_026", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_027", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_028", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_029", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_030", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_031", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_032", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_033", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_034", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_035", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_036", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_037", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_038", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_039", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_040", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_041", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_042", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_043", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_044", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_045", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_046", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_047", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_048", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_049", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_050", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_051", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_052", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_053", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_054", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_055", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); step_cycle("maxp_idle_056", 1'b0, 5'd16, 9'd256, 1'b0, 1'b0, 1'b0); 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